PCIE总线知识学习

一、PCIE总线使用端到端的连接方式，在一条PCIE链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIE总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。

PCIE链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)如下图：

由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。

高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。

此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。

PCIE设备使用两种电源信号供电，分别是VCC与VAUX,其额定电压为3.3V。其中VCC为主电源，PCIE设备使用的主要逻辑模块均使用VCC供电，而一些与电源管理相关的逻辑使用VAUX供电。在PCIE设备中，一些特殊的寄存器通常使用VAUX供电，如STICKY REGISTER,此时及时PCIE设备的VCC被移除，这些与电源管理相关的逻辑状态和这些特殊寄存器的内容也不会发生改变。

二、PCIE总线还使用了下面一些辅助信号：

1、PERST#信号； 2、REFCLK+和REFCLK-信号；3、WAKE#信号；4、SMCLK,SMDAT信号；5、JTAG信号；6、PRSNT1#，PRSNT2#信号

三、PCIE在手机电路中的应用：

上图是CPU中用的一些PCIE总线。我们逐个介绍一下。

PCIE_NAND_BT_AP_CLKREQ_L 硬盘到CPU的时钟请求信号 （REQ是REQUEST的缩写）

90_PCIE_AP_TO_NAND_PEFCLK_P CPU到硬盘的参考时钟信号正

90_PCIE_AP_TO_NAND_PEFCLK_N CPU到硬盘的参考时钟信号负

90_PCIE_NAND_TO_AP_RXD_P CPU到硬盘的差分信号RXD正

90_PCIE_NAND_TO_AP_RXD_N CPU到硬盘的差分信号RXD负

90_PCIE_AP_TO_NAND_TXD_P CPU到硬盘的差分信号TXD正

90_PCIE_AP_TO_NAND_TXD_N CPU到硬盘的差分信号TXD负

PCIE_AP_TO_NAND_RESET_L CPU到硬盘的复位信号

PCIE_WLAN_BI_AP_CLKREQ_L 无线网到CPU的请求时钟信号

90_PCIE_AP_T0_WLAN_REFCLK_P CPU到无线网电路的参考时钟信号正

90_PCIE_AP_T0_WLAN_REFCLK_N CPU到无线网电路的参考时钟信号负

90_AP_PCIE3_RXD_C_P cpu输出的差分信号第三路

90_AP_PCIE3_RXD_C_N cpu输出的差分信号第三路

90_AP_PCIE3_TXD_C_P cpu输出的差分信号第三路

90_AP_PCIE3_TXD_C_N cpu输出的差分信号第三路

PCIE_BB_BI_AP_CLKREQ_L 基带CPU到主CPU的时钟请求信号

90_PCIE_AP_TO_BB_REFCLK_P 主CPU到基带CPU的参考时钟信号正

90_PCIE_AP_TO_BB_REFCLK_N 主CPU到基带CPU的参考时钟信号负

90_AP_PCIE2_RXD_C_P cpu输出的差分信号第二路

90_AP_PCIE2_RXD_C_N cpu输出的差分信号第二路

90_AP_PCIE2_RXD_C_P cpu输出的差分信号第二路

90_AP_PCIE2_RXD_C_N cpu输出的差分信号第二路

90_AP_PCIE2_TXD_C_P cpu输出的差分信号第二路

90_AP_PCIE2_TXD_C_N cpu输出的差分信号第二路

PP0V9_SOC_FIXED_PCIE_REFBUF 固定内部参考供电CPU的PCIE

(BUF是Buffer缩写，内部YS;REF参考；FIXED固定。)

AP_PCIE_RCAL CPU的PCIE总线的参考电路